`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2017/11/02 14:25:38
// Design Name: 
// Module Name: adder
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module hiloreg (
    input wire clk,
    rst,
    input wire [1:0] en,
    input wire [31:0] hi_in,
    lo_in,
    output reg [31:0] hi,
    lo
);

  always @(negedge clk, negedge rst) begin
    if (~rst) begin
      hi <= 0;
      lo <= 0;
    end else begin
      if (en[1]) begin
        hi <= hi_in;
      end
      if (en[0]) begin
        lo <= lo_in;
      end
    end
  end
endmodule
